SC6302

产品概况

SC6302 是一款高性能双环路整数、小数分频抖动衰减器，能够执行频率转换、选择参考信号并生成超低相位噪声的时钟提供给并行或串行（JESD204B）接口的高速数据转换器。

SC6302 提供 14 路低噪声且可配置的输出，可以灵活地匹配 RF 收发器系统中的许多不同器件接口，比如数据转换器、本振、发送/接收模块、FPGA 和数字前端 (DFE) ASIC。

SC6302 可产生最多 7 对 DCLK 和 SYSREF，符合 JESD204B 接口要求。

该器件具有出色的串扰、频率隔离以及杂散性能，支持单端和差分输出频率。

DCLK 和 SYSREF 时钟输出可配置为不同的输出信号标准，如 CML 、LVDS 、LVPECL 和 LVCMOS。

SC6302 采用 68 引脚、10 mm × 10 mm QFN 封装。

主要性能

◼ 支持 JEDEC JESD204B

◼ 超低 RMS 抖动

    48fs RMS Jitter (12kHz 到 20MHz) @2457.6M

    底噪：-153dBc/Hz @2457.6MHz

◼ PLL2 可提供多达 14 路差分时钟

    最多 7 个 SYSREF 时钟

    时钟最大输出频率 3.2GHz

    支持 LVPECL ,LVDS,CML 等输出接口

    输出通道支持任意整数除频

◼ PLL2 可支持 24bit 小数模式

    支持内部两个 VCO 自动切换

◼ 支持最多 2 个缓冲压控振荡器 (VCXO) 输出

◼ 信号丢失 (LOS) 检测和无中断参考切换

◼ Holdover 10bit 高精度 ADC/DAC

◼ 4 个 GPIO 报警/状态指示器

◼ 支持最高 3200 MHz 的外部 VCO 输入

◼ 工作温度：-40℃ 到 85℃

◼ 工作电压：3.15V 到 3.45V

◼ QFN-68 封装

应用场景

◼ JESD204B 时钟产生

◼ 无线基础设施（多载波 GSM 、LTE 、W-CDMA）

◼ 数据转换器时钟

◼ 微波基带卡

◼ 相控阵参考分配

功能模块示意图

订购信息

外形尺寸